柵極驅動電阻設計方法
1 背景
眾說周知，柵極驅動電路的設計對 MOSFET 功率器件尤為重要，既要保證功率器件的可靠性，又要充分發揮器件的性能，滿足 EMC 和效率等指標要求。圖 1 展示柵極驅動等效電路，該電路由驅動電路、寄生電感、寄生電阻、寄生電 容、外部驅動電阻和功率器件 MOSFET 組成，ROH 和 ROL為驅動電路的導通電阻，LS是柵極驅動 PCB 走線和芯片內部引 線及 MOS 管腳形成的總電感，RGATE 為外部柵極驅動電阻，CGS、CGD和 CDS為 MOSFET 寄生電容。適當的外部柵極驅動 電阻設計可以有效地限制環路中的噪聲和振鈴。如果外部柵極電阻設計不當，輸出電壓過沖、開關損耗、高的 dv/dt 和 di/dt 和體二極管反向恢復都可能導致功率器件損壞。一般情況，MOSFET 產品手冊會直接提供 Ciss（CGS+CGD）輸入 電容、Coss（CDS+CGD）輸出電容以及 Crss（CGD）米勒電容寄生參數。
圖 1 柵極驅動等效電路
2 MOSFET 開通與關斷過程
如下圖 2 所示，MOSFET 的開通過程分為以下四個階段：
①第一階段，器件的輸入電容從 0V 充電到 Vth。在此期間，大部分柵極電流對 CGS充電，小部分電流也會流過 CGD。 隨著柵極電壓升高，CGD 上電壓會輕微地下降。這個階段被稱為開通延時，因此，漏極電流和漏-源電壓均保持不變。
②第二階段，柵極電壓從 Vth 到達 VGS, Miller，IDS 電流與柵極電壓成比例，此時 MOS 工作在恒流區。和第一階段一樣， IG 電流同時流入 CGS 和 CGD電容，柵極電壓繼續上升。在輸出端，漏極電流上升，同時漏極電壓保持之前電壓（VDS, off）基本不變，但是實際情況下存在寄生電感，會產生壓降，漏極電壓會輕微地下降。
③第三階段，柵極已經充到足夠高的電壓(Vgs, Miller)，大部分的柵極電流被轉移到 CGD電容，以實現漏-源極間電壓的快速變化（下降到接近 0V）。漏極電流受外部電路限制，基本保持不變。
④第四階段，柵極電壓從 Miller 平臺增長到最終值 VGS，VGS電壓決定了器件導通電流通道寬度以及導通電阻。故，此階段保持對 CGS和 CGD電容的充電，使得柵極電壓達到 VCC。當這些電容被充電時，漏極電流仍然保持不變，因為器件的導通電阻下降，漏-源極電壓會輕微下降。
圖 2 MOSFET 的開通過程
如下圖 3 所示，MOSFET 的關斷過程同樣也分四個階段，關斷過程基本上和開通過程相反：
①第一階段，稱關斷延時，器件的輸入電容從 VCC 放電到 Miller 平臺電位。這時柵極電流由 CGS+CGD電容提供。隨著 VGS 電壓降低，器件的漏-源極電壓略有上升，漏極的電流保持不變。
②第二階段，對應著柵極電壓波形的 Miller 平臺階段，柵極電流等于 CGD 充電電流，因此 VGS, Miller 電壓保持不變。漏源電壓從 Id*Rds(on)上升到最終值 VDS, off。
③第三階段，柵極電壓繼續從 VGS, Miller 下降至 Vth。絕大部分柵極電流來自 CGS電容，因為 CGD電容實際上在上一階段 已經充滿電。漏極電壓在 VDS, off 保持穩定。漏極電流下降到接近 0。
④第四階段，柵極電壓從 Vth 下降直到 0V 為止。與第三階段類似，柵極電流的大部分由 CGS電容提供，漏極電流和漏 極電壓保持不變。
圖 3 MOSFET 的關斷過程
3 柵極驅動等效諧振電路
對帶寄生參數驅動電路可以用二階 RLC 串聯電路來進行建模，簡化的模型如圖 4 所示，其中 Req 為等效的柵極總電 阻，Leq 環路中總寄生電感，Ceq 為 MOSFET 的輸入電容，即 CGS與 CGD之和。其中Req= 1Ω, Leq= 1nH，Ceq= 1nF。
圖 4 二階 RLC 串聯電路建模仿真
如圖 5 仿真波形所示，如果選擇一個很小的 Req 電阻，對該傳遞函數進行階躍響應，輸出電壓會有較大的超調且上升 時間會比較快，逐漸增大 Req 電阻，輸出端的超調會逐漸減小，同時上升時間會增大。在實際的柵極驅動電路設計 中，我們希望其工作在阻尼比為0.5 < ζ < 1，這樣既保證無明顯電壓過沖，又兼顧上升時間，系統快速達到穩態。
4 實際柵極驅動電阻設計
我們希望選擇阻尼比在 0.5 與 1 之間，這樣可以保證系統有足夠快的開通和關斷速度，同時可以減小系統的震蕩。對 于一個實際柵極驅動電路，設計步驟如下： STEP 1：首先記錄在 RGATE 為 0 時輸出波形的階躍響應諧振頻率，記為 FR，通過如下公式計算驅動電路的電感 Leq。
STEP 2：假定阻尼比ζ = 0.7為例，Ceq 為 MOSFET 的 CGS和 CGD 電容之和，其中 Req 值計算公式如下：
STEP 3：查找驅動電路的導通電阻RDS_ON，通過以下公式計算出 RGATE：Req = RGATE + RDS _ON
STEP 4：將計算出的新的 RGATE 值上板測試，觀察柵極驅動波形是否存在震蕩或不穩定狀態，用戶可根據實際波形微調 外部柵極驅動電阻，以滿足最佳性能。
如圖 6 以 CA-IS3211x_EVM 為例，設計一個合適的外部柵極驅動電阻。R1 為開通電阻，R6 為關斷電阻，D2 為關斷二 極管，C10 為負載電容。
測試條件：輸入高電平 5V 和頻率 20kHz 的方波，VCC-VEE=15V，C10=1nF。如圖 7 所示，可測得諧振頻率 FR≈ 42MHz，通過公式計算出寄生電感 Ls=14.37nH，trise=7.6ns。
阻尼比選取 0.7，經過上述公式計算 Req=5.3Ω，因為驅動芯片導通電阻 RDS_ON ≈ 3Ω，故外部柵極電阻取 RGATE=2.2Ω， 將新的柵極導通電阻 RGATE 重新測試，如圖 8 所示，輸出電壓振蕩明顯減小，接近臨界阻尼狀態。上升時間也有輕微 增大，trise=9.8ns。
柵極驅動電阻選取注意事項：
1. 柵極電阻的功率推薦大于等于柵極驅動功率 2 倍，IGBT 功率為P = f ? ΔU ? Q（f 為工作頻率，△U 為驅動峰峰值 電壓，Q 為柵極電荷），假設工作頻率 20kHz，峰峰值電壓 15V，Qc=1uC，可計算出 IGBT 的驅動功率 0.3W，則柵 極電阻可選兩個 1206 封裝（1/4W）電阻并聯。
2. 盡可能減小柵極回路的電感感抗。譬如驅動芯片靠近功率管減小引線長度；采用無感柵極電阻；開通和關斷驅動 走線盡量靠近等。
3. 用戶需根據實際的功率器件進行調整柵極電阻，因為大部分情況下，各個功率器件廠商的寄生參數都不一樣。
4. 在 MOS 開通階段，可以提高柵極充電電流（減小外部柵極導通電阻）來減小米勒平臺時間，反之，增大柵極放 電電流（減小外部柵極關斷電阻）可以減小關斷時刻的米勒平臺時間。同樣，選擇 CGD小的功率管也可以減小米 勒平臺時間。
5 總結
柵極驅動電阻選擇尤為重要，用戶需要綜合考慮開通和關斷時間、過沖電壓、EMC、開關損耗、效率和應力等方面來 設計柵極電阻。本文主要從基礎驅動電路方面展開，通過數學建模分析，描述柵極電阻與過沖電壓以及上升下降時間 關系，以提供用戶參考設計。
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